توضیحات
Verification Series Part 1: SystemVerilog Essentials، مبانی SystemVerilog برای راستی آزمایی سخت افزار توسط آکادمی یودمی منتشر شده است. صنعت VLSI به دو شاخه محبوب تقسیم می شود: طراحی سیستم و تایید سیستم. Verilog، VHDL همچنان انتخاب های محبوب اکثر مهندسان طراحی فعال در این حوزه است. اگرچه، تایید اولیه عملکردی را می توان با زبان توصیف سخت افزار انجام داد. زبان توصیف سخت افزار دارای قابلیت های محدودی برای انجام تجزیه و تحلیل پوشش کد، تست موارد استثتا و غیره است و در واقع گاهی اوقات انجام این بررسی با HDL ها غیر ممکن می شود. از این رو زبان های تایید تخصصی مانند SystemVerilog به انتخاب اصلی برای تایید طرح تبدیل می شوند.
ماهیت شی گراء SystemVerilog ویژگی هایی مانند ارث، چندریختی و غیره را امکان پذیر می کند و قابلیت هایی برای یافتن باگ های مهم در طراحی اضافه می کند که HDL به سادگی نمی تواند آن ها را پیدا کند. راستی آزمایی قطعا در مقایسه با طراحی یک سیستم دیجیتال پیچیده تر و جالب تر است و از این رو برخلاف Verilog تعداد زیادی از ساختارهای OOP را در خود جای داده است.SystemVerilog یکی از محبوب ترین انتخاب ها در بین مهندسان Verification برای تایید سیستم دیجیتال است. در این مطلب شما را با رایج ترین تکنیک های مورد استفاده برای نوشتن SystemVerilog Testbench و اجرای Verification چیپست ها آشنا خواهیم کرد. این دوره به گونه ای طراحی شده که دانش آموز قادر به درک همه چیز باشد. در نهایت، تمرین کلید متخصص شدن است.
آنچه خواهید آموخت
- اصول SystemVerilog برای تایید RTL
- اصول OOPS برای مهندس FPGA
- اصول متدولوژی تایید تصادفی محدود
- اصول معماری آزمون لایه لایه
- ایجاد Generator, درایور, مانیتور, Scoreboard, Environment Classes
- Array، Queuee، Dynamic Array، Tasks و متدهای SV
- ارتباط بین پردازشی و تصادفی سازی SV
این دوره برای چه کسانی مناسب است
- هر کسی می خواهد برای تایید RTL به SystemVerilog Testbench مهاجرت کند
مشخصات دوره Verification Series Part 1: SystemVerilog Essentials
- ناشر : Udemy
- مدرس : Kumar Khandagle
- زبان: انگلیسی
- سطح آموزش: تمام سطوح
- تعداد دروس: 225
- مدت زمان آموزش: 14 ساعت و 16 دقیقه
سر فصل های دوره
پیش نیاز های دوره
- Fundamentals of Verilog and Digital Electronics
تصاویر
فیلم نمونه
راهنمای نصب
پس از Extract، با Player دلخواه خود مشاهده کنید.
زیرنویس: انگلیسی
کیفیت: 720p
عنوان قبلی:
SystemVerilog for Verification Part 1: Fundamentals
تغییرات:
نسخه 2025/1 نسبت به 2020/11 به تعداد 14 درس و مدت زمان 19 دقیقه افزایش داشته است.
گذرواژه فایل(ها): www.downloadly.ir
حجم فایل
2.27 گیگابایت
