Udemy – Verification Series Part 3: UVM Essentials 2025-1

توضیحات

Verification Series Part 3: UVM Essentials، دوره آموزش مجموعه Verification بخش 3: اصول اولیه UVM توسط آکادمی یودمی منتشر شده است. نوشتن تست‌بنش‌های Verilog همیشه پس از تکمیل طراحی RTL لذت‌بخش است. شما می‌توانید به مشتریان اطمینان دهید که طراحی در سناریوهای آزمایش شده بدون باگ خواهد بود. با پیچیدگی روزافزون سیستم‌ها، SystemVerilog به دلیل قابلیت‌های قدرتمند و قابلیت استفاده مجدد خود به گزینه‌ای برای بررسی تبدیل شده است و به مهندسان بررسی کمک می‌کند تا باگ‌های پنهان را به سرعت پیدا کنند. SystemVerilog از یک رویکرد ساخت‌یافته عقب می‌ماند، در حالی که UVM تلاش زیادی برای ایجاد یک چارچوب کلی انجام داده است. اضافه شدن پایگاه داده پیکربندی، روش کار ما با زبان‌های بررسی در گذشته را تغییر داده است. ظرف چند سال، مهندسان بررسی توانایی‌های UVM را تشخیص دادند و آن را به عنوان استاندارد دوفاکتو برای بررسی طراحی RTL پذیرفتند. UVM در حوزه بررسی ماندگاری طولانی خواهد داشت، بنابراین یادگیری UVM به علاقه‌مندان VLSI کمک می‌کند تا در این حوزه شغلی را دنبال کنند. این دوره به اصول اولیه روش‌شناسی بررسی جهانی (UVM) می‌پردازد. این یک دوره مبتنی بر آزمایشگاه است که به گونه‌ای طراحی شده که هرکسی بدون تجربه قبلی در شی‌ءگرایی یا SystemVerilog می‌تواند بلافاصله شروع به نوشتن مؤلفه‌های UVM مانند تراکنش، تولیدکننده، توالی‌دهنده، درایور، مانیتور، اسکوربورد، عامل، محیط و تست کند. تمرینات کدنویسی متعدد، پروژه‌ها و مثال‌های ساده در طول دوره برای ایجاد پایه‌های قوی در UVM استفاده می‌شوند.

آنچه خواهید آموخت

• اصول پایه‌ای روش‌شناسی بررسی جهانی (UVM)
• ماکروهای گزارش‌دهی و اقدامات مرتبط
• شیء UVM و مؤلفه UVM
• فازهای UVM
• ارتباطات TLM
• ترتیب‌ها (Sequences)
• ویژگی‌های اشکال‌زدایی در UVM
• ایجاد محیط بررسی UVM از ابتدا

این دوره برای چه کسانی مناسب است

• کسی که به نقش مهندس Verification علاقه‌مند است

مشخصات دوره Verification Series Part 3: UVM Essentials

• ناشر : Udemy
• مدرس : Kumar Khandagle
• زبان: انگلیسی
• سطح آموزش: تمام سطوح
• تعداد دروس: 178
• مدت زمان آموزش: 10 ساعت و 51 دقیقه

سر فصل های دوره Verification Series Part 3: UVM Essentials

پیش نیاز های دوره

• Fundamentals of SystemVerilog Testbench Environment

تصاویر

فیلم نمونه

راهنمای نصب

پس از Extract، با Player دلخواه خود مشاهده کنید.

زیرنویس: انگلیسی

کیفیت: 720

لینک دانلود

دانلود بخش 1 – 1 گیگابایت

دانلود بخش 2 – 1 گیگابایت

دانلود بخش 3 – 826 مگابایت

گذرواژه فایل(ها): www.downloadly.ir

حجم فایل

2.8 گیگابایت