Udemy – High-Level Synthesis for FPGA, Part 2 – Sequential Circuits 2022-1

توضیحات

High-Level Synthesis for FPGA, Part 2 – Sequential Circuits، دوره سنتز سطح بالا برای FPGA، بخش 2 – مدارهای متوالی، توسط آکادمی یودمی منتشر شده است. این دوره مقدمه ای بر طراحی مدارهای متوالی در سنتز سطح بالا (HLS) است. اهداف این دوره توصیف، اشکال زدایی و پیاده سازی مدارهای منطقی ترتیبی بر روی FPGA ها تنها با استفاده از زبان ++C/C بدون کمک HDL ها (VHDL یا Verilog) است. در این دوره از پلتفرم های نرم افزاری و سخت افزاری Xilinx HLS برای نمایش نمونه ها و کاربردهای واقعی استفاده می شود. این دوره عمدتا از مجموعه ابزار Xilinx Vitis-HLS برای توصیف، شبیه سازی و سنتز یک توصیف طراحی سطح بالا در کد معادل HDL استفاده می کند. در این دوره همچنین نحوه استفاده از IP یکپارچه تحلیل گر منطقی (ILA) در Vivado برای انجام اشکال زدایی بلادرنگ در برد Basys3 توضیح داده می شود. این دوره اولین دوره در نوع خود است که جریان طراحی HLS و مهارت ها را همراه با مفاهیم مدار منطقی دیجیتال از ابتدا می سازد.

در طول دوره با چند نمونه از مفاهیم و تکنیک های HLS آشنا خواهید شد. این دوره شامل آزمون ها و تمرین های متعددی برای تمرین و تسلط بر روش ها و رویکردهای پیشنهادی است. علاوه بر این، این دوره از سه پروژه هیجان انگیز برای کنار هم قرار دادن تمام مفاهیم توضیح داده شده برای طراحی مدارهای واقعی و کنترلرهای سخت افزاری استفاده می کند. این دوره دومین دوره از سری دوره های HLS در طراحی ماژول های سخت افزاری و الگوریتم های شتاب دهی روی FPGA هدف است. در حالی که این دوره بر مدارهای ترتیبی تمرکز دارد، اولین دوره چگونگی توصیف مدارهای ترکیبی در HLS را توضیح می دهد. دوره های دیگر این سری چگونگی استفاده از HLS در طراحی مدارهای منطقی پیشرفته، شتاب دهی الگوریتم و سیستم های ناهمگن CPU + FPGA هیبریدی را توضیح خواهند داد.

آنچه خواهید آموخت

• طراحی مدارهای منطقی ترتیبی با زبان ++C/C با استفاده از رویکرد HLS
• درک مفاهیم اساسی سنتز سطح بالا (HLS)
• استفاده از مفاهیم HLS برای طراحی مدارهای منطقی ترتیبی
• جریان طراحی HLS برای FPGA ها
• کار با مجموعه ابزار طراحی Xilinx Vitis-HLS و Vivado
• چگونه IP های سخت افزاری RTL را با استفاده از Vitis-HLS تولید کنیم
• نوشتن C-testbench در HLS
• اجرای سه پروژه هیجان انگیز با HLS

این دوره برای چه کسانی مناسب است

• مهندسان سخت افزار
• مهندسان نرم افزاری که به FPGA علاقه مند هستند
• مدرسان، محققان، استادانی که می خواهند از HLS مبتنی بر FPGA در سخنرانی ها، دوره ها یا تحقیقات استفاده کنند
  علاقه مندان به منطق دیجیتال

مشخصات دوره High-Level Synthesis for FPGA, Part 2 – Sequential Circuits

• ناشر : Udemy
• مدرس : Mohammad Hosseinbady
• زبان: انگلیسی
• سطح آموزش: متوسط
• تعداد دروس: 102
• مدت زمان آموزش: 9 ساعت و 28 دقیقه

سر فصل های دوره High-Level Synthesis for FPGA, Part 2 – Sequential Circuits

پیش نیاز های دوره

• Understanding the basic concepts of C/C++ coding
• “High-Level Synthesis for FPGA, Part 1 – Combinational Circuits” course
• BASYS3 evaluation board
• Xilinx Vitis-HLS and Vivado toolsets

تصاویر

فیلم نمونه

راهنمای نصب

پس از Extract، با Player دلخواه خود مشاهده کنید.

زیرنویس: انگلیسی

کیفیت: 720p

لینک دانلود

دانلود بخش 1 – 2 گیگابایت

دانلود بخش 2 – 2 گیگابایت

دانلود بخش 3 – 2 گیگابایت

دانلود بخش 4 – 1.15 گیگابایت

گذرواژه فایل(ها): www.downloadly.ir

حجم فایل

7.15 گیگابایت