Udemy – UVM Testbenches for Newbie 2021-6

توضیحات

دوره UVM Testbenches for Newbie. نوشتن Verilog Testbences پس از تکمیل طراحی RTL کننده موضوعی جالب و سرگرم کننده تلقی می شود. می توانید به کلاینت های خود این اطمینان را دهید که در سناریوهای آزمایش شده طرحی که ارائه داده اید بدون اشکال خواهد بود. از آنجایی که پیچیدگی سیستم روز به روز در حال افزایش است، System Verilog به دلیل قابلیت های قدرتمند و قابلیت استفاده مجددی که به مهندسین حوزه verification می دهد به آن ها کمک می کند تا به سرعت باگ های پنهان را پیدا کنند. همچنین افزودن configuration database، روشی را که در گذشته با Verification Language کار می‌کردیم به طرز قابل توجهی تغییر داده است. در عرض چند سال، مهندسان verification قابلیت‌های UVM را تشخیص دادند و UVM را به عنوان یک استاندارد واقعی برای تأیید طراحی RTL پذیرفتند. UVM یک دوره طولانی در حوزه Verification خواهد داشت، بنابراین یادگیری UVM به مشتاقان VLSI کمک می کند تا در این حوزه به دنبال شغلی مناسب بگردند. این یک دوره مبتنی بر آزمایشگاه است که به گونه‌ای طراحی شده است که هر کسی بدون تجربه قبلی OOPS یا سیستم Verilog بتواند بلافاصله شروع به نوشتن اجزای UVM مانند Transaction، Generator، Sequencer، Driver، مانیتور، Scoreboard، Agent، Environment، Test کند. تمرین‌های کدنویسی، پروژه‌ها و مثال‌های ساده متعددی در طول دوره برای ایجاد پایه‌های قوی UVM استفاده می‌شوند.

آنچه که در دوره UVM Testbenches for Newbie فرا خواهید گرفت

این دوره مناسب افرادیست که

• هر کسی که علاقه مند به یادگیری طراحی تست تایید طراحی با UVM است
• مشتاقان مهندسی تأیید FPGA

مشخصات دوره UVM Testbenches for Newbie

• ناشر: Udemy
• مدرس: Kumar Khandagle
• سطح آموزش: مبتدی تا پیشرفته
• مدت زمان آموزش: 10 ساعت و 47 دقیقه
• تعداد دروس:

سرفصل های دوره در تاریخ 2022/11

پیشنیازهای دوره UVM Testbenches for Newbie

• Some exposure to Verilog and System Verilog

تصاویر دوره

نمونه فیلم دوره

لینک دانلود

دانلود بخش 1 – 1 گیگابایت

دانلود بخش 2 – 1 گیگابایت

دانلود بخش 3 – 1 گیگابایت

دانلود بخش 4 – 13 مگابایت

گذرواژه فایل(ها): www.downloadly.ir

حجم فایل

3.01 گیگابایت