Udemy – Mastering RISC-V in SystemVerilog: From ISA to Working CPU 2026-4

توضیحات

Mastering RISC-V in SystemVerilog: From ISA to Working CPU دوره آموزشی طراحی معماری مجموعه دستورالعمل‌های RISC-V را درک کرده و با استفاده از SystemVerilog یک CPU می باشد که توسط آکادمی آنلاین یودمی منتشر شده است. این دوره که برای مهندسان سخت‌افزار، توسعه‌دهندگان FPGA، دانشجویان طراحی دیجیتال، مهندسان سیستم‌های تعبیه‌شده و علاقه‌مندان به معماری کامپیوتر طراحی شده است، فرآیند کامل تبدیل مشخصات ISA به یک پیاده‌سازی پردازنده عملیاتی را بررسی می‌کند. افراد فرمت‌های دستورالعمل RISC-V، رجیسترها، مسیرهای داده، منطق کنترل، طراحی ALU، رابط‌های حافظه، رمزگشایی دستورالعمل، مفاهیم پایپ‌لاین، توصیف سخت‌افزار SystemVerilog، شبیه‌سازی، تأیید و پیاده‌سازی FPGA را یاد خواهند گرفت. ما از اصول اولیه معماری RISC-V شروع می‌کنیم و به تدریج هر بلوک سخت‌افزاری را می‌سازیم: حافظه دستورالعمل، واکشی، رمزگشایی، فایل رجیستر، واحد محاسبه و منطق (ALU)، حافظه داده، کنترل شاخه و واحد کنترل.

شما خواهید دید که هر قطعه چگونه به تنهایی کار می‌کند و چگونه همه آنها به یک CPU واقعی که قادر به اجرای کد ماشین است متصل می‌شوند. شما فقط یاد نمی‌گیرید که یک پردازنده چگونه کار می‌کند، بلکه یک پردازنده خواهید ساخت، آن را در ModelSim شبیه‌سازی می‌کنید، برنامه‌های اسمبلی را بارگذاری می‌کنید و اجرای آنها را تماشا می‌کنید. طراحی شده برای مهندسان جوان و دانشجویانی با پیشینه منطق دیجیتال که می‌خواهند دانش خود را عمیق‌تر کنند و تجربه واقعی در طراحی پردازنده کسب کنند.

آنچه در دوره Mastering RISC-V in SystemVerilog: From ISA to Working CPU یاد خواهید گرفت:

• ساخت یک پردازنده تک‌چرخه‌ای کامل RISC-V 32I از ابتدا با استفاده از SystemVerilog.
• طراحی هر بلوک اصلی پردازنده، شامل ALU، Register File، واحد کنترل و حافظه.
• درک مجموعه دستورات RISC-V، نحوه رمزگذاری دستورات و نحوه تبدیل نرم‌افزار به عملیات سخت‌افزاری درون CPU.
• اجرای برنامه‌های اسمبلی روی یک پردازنده کاملاً کاربردی RISC-V و اجرای الگوریتم‌های واقعی، شامل یافتن مقدار بیشینه، فیبوناچی و مرتب‌سازی حبابی.
• طراحی و یکپارچه‌سازی یک افزونه اختصاصی مجموعه دستورات (ISE) در یک پردازنده RISC-V برای شتاب‌دهی به برنامه‌های واقعی
• و …

مشخصات دوره

ناشر: یودمی
مدرس: Yoav Dror
زبان: انگلیسی
سطح آموزش: مقدماتی تا پیشرفته
تعداد دروس: 51
مدت زمان آموزش: 1 ساعت و 48 دقیقه

سرفصل های دوره

پیش نیازهای دوره Mastering RISC-V in SystemVerilog: From ISA to Working CPU

An interest in digital logic, processors, or computer architecture, and the motivation to learn by actually building and running a real RISC-V processor.
Familiarity with SystemVerilog (modules, signals)
Understanding of binary and hexadecimal numbers.

تصاویر دوره

فیلم معرفی دوره Mastering RISC-V in SystemVerilog: From ISA to Working CPU

راهنمای نصب

پس از Extract، با Player دلخواه خود مشاهده کنید.

زیرنویس: انگلیسی

کیفیت: 1080p

لینک دانلود

دانلود – 966 مگابایت

گذرواژه فایل(ها): www.downloadly.ir

حجم فایل

996 مگابایت