توضیحات
Verification Series Part 2: Hands-On SystemVerilog Projects، دوره آموزش SystemVerilog برای راستی آزمایی سخت افزار توسط آکادمی یودمی منتشر شده است. صنعت VLSI را می توان به دو شاخه تقسیم کرد، طراحی RTL و تایید RTL. Verilog و VHDL انتخاب های محبوب اکثر مهندسان طراحی هستند که در طراحی RTL کار می کنند. تایید عملکرد نیز می تواند با زبان توصیف سخت افزار انجام شود، اما زبان توصیف سخت افزار قابلیت های محدودی برای انجام تحلیل پوشش کد، تست موارد استثنا و غیره دارد، و نوشتن کد TB ممکن است گاهی اوقات برای سیستم های پیچیده غیرممکن باشد. SystemVerilog به انتخاب اصلی مهندسان تایید برای انجام تایید RTL های پیچیده تبدیل شده است.
قابلیت های شی گرای SystemVerilog مانند وراثت، چندریختی و تصادفی سازی به کاربران اجازه می دهد تا با کم ترین تلاش باگ های مهم را پیدا کنند. هر سیستم پیچیده در FPGA ها با کمک چندین زیرسیستم ساخته می شود. این زیرسیستم ها می توانند اجزای ترتیبی ساده، اجزای ترکیبی ساده، پروتکل های ارتباطی داده RTL، باس RTL باشند. هنگامی که استراتژی های انجام تایید زیرسیستم های مشترک را درک کردیم، به راحتی می توانید تایید هر سیستم پیچیده ای را با همان منطق انجام دهید. هدف ما از این دوره ساخت منطق با کمک اصول مورد بحث در بخش اول این دوره برای انجام تایید این زیرسیستم های مشترک خواهد بود. ما دوره خود را با انجام تایید flipflops و FIFOs آغاز می کنیم، سپس به تایید پروتکل های ارتباطی داده های مشترک از طریق SPI, UART, and I2C می پردازیم. ما تایید پروتکل های باس را از طریق ABP, AHB, AXI, و Whishbone انجام خواهیم داد.
آنچه خواهید آموخت
- تایید Memories به عبارت دیگر FIFO
- تصویب پروتکل های Bus برای مثال Bus APB, AHB, AXI, Whishbone
- تایید پروتکل های ارتباطی واسط از طریق SPI، UART، I2C
- تایید بلوک ترکیبی ساده از طریق Adder
- تایید بلوک ترتیبی ساده با استفاده از Data Flipflop
این دوره برای چه کسانی مناسب است
- هر کسی می خواهد تایید RTL را با SystemVerilog یاد بگیرد
مشخصات دوره Verification Series Part 2: Hands-On SystemVerilog Projects
- ناشر : Udemy
- مدرس : Kumar Khandagle
- زبان: انگلیسی
- سطح آموزش: تمام سطوح
- تعداد دروس: 88
- مدت زمان آموزش: 7 ساعت و 59 دقیقه
سر فصل های دوره Verification Series Part 2: Hands-On SystemVerilog Projects
پیش نیاز های دوره
- Fundamentals of Verilog, Digital Electronics
تصاویر
فیلم نمونه
راهنمای نصب
پس از Extract، با Player دلخواه خود مشاهده کنید.
زیرنویس: انگلیسی
کیفیت: 720p
عنوان قبلی:
SystemVerilog for Verification Part 2 : Projects
تغییرات:
نسخه 2025/1 نسبت به 2022/9 به تعداد 65 درس و مدت زمان 7 ساعت 55 دقیقه کاهش داشته است.
لینک دانلود
گذرواژه فایل(ها): www.downloadly.ir
حجم فایل
1.3 گیگابایت
