Udemy – ASIC Design & Verification using Verilog HDL +Project Demo 2025-7

توضیحات

ASIC Design & Verification using Verilog HDL +Project Demo، دوره آموزش طراحی و تأیید ASIC با استفاده از Verilog HDL + اجرای پروژه توسط آکادمی یودمی منتشر شده است. این دوره از سطح مبتدی تا پیشرفته در حوزه VLSI ارائه شده و مباحثی مانند جریان طراحی ASIC، زبان Verilog، مبانی دیجیتال، مدارهای ترکیبی و ترتیبی و پروتکل APB را با جزئیات کامل پوشش می‌دهد. شبیه‌ساز Cadence Xcelium برای اجرای برنامه‌های Verilog در محیط لینوکس استفاده شده و کدنویسی در ویرایشگر vi انجام می‌شود.

این دوره شامل 9 جلسه بیش از یک ساعت است که ترکیبی از آموزش تئوری و اجرای عملی برنامه‌ها را در بر می‌گیرد. موضوعات شامل مدل‌سازی سخت‌افزار، ساختار برنامه‌نویسی Verilog، طراحی مدارهای ترکیبی و ترتیبی، زمان‌بندی و رویدادها، و پروژه‌هایی مانند طراحی و شبیه‌سازی حافظه و FIFO است. این آموزش برای کارآموزی و ورود به صنعت VLSI مناسب است.

آنچه خواهید آموخت

• جریان طراحی ASIC
• مبانی دیجیتال
• ساختارهای Verilog برای طراحی
• ساختارهای Verilog برای تأیید
• طراحی و تأیید حافظه
• یادگیری پروتکل APB

این دوره برای چه کسانی مناسب است

• دانشجویان کارشناسی و کارشناسی ارشد رشته‌های مهندسی برق (الکترونیک/قدرت) که قصد کارآموزی دارند
• مهندسان برق/الکترونیک علاقه‌مند به شغل در صنعت VLSI

مشخصات دوره

• ناشر : Udemy
• مدرس : VLSI Mentor
• زبان: انگلیسی
• سطح آموزش: پیشرفته
• تعداد دروس: 10
• مدت زمان آموزش: 15 ساعت و 57 دقیقه

سر فصل های دوره ASIC Design & Verification using Verilog HDL +Project Demo

پیش نیاز های دوره

• Basics of Electronics
• Linux commands

تصاویر

فیلم نمونه

راهنمای نصب

پس از Extract، با Player دلخواه خود مشاهده کنید.

زیرنویس: انگلیسی

کیفیت: 720

لینک دانلود

دانلود بخش 1 – 1 گیگابایت

دانلود بخش 2 – 1 گیگابایت

دانلود بخش 3 – 1 گیگابایت

دانلود بخش 4 – 1 گیگابایت

دانلود بخش 5 – 1 گیگابایت

دانلود بخش 6 – 550 مگابایت

گذرواژه فایل(ها): www.downloadly.ir

حجم فایل

5.53 گیگابایت