Synopsys SpyGlass vQ-2020.03 SP2-3

در تاریخ: 1403/08/26 9:26:27

توضیحات

Synopsys SpyGlass، راه حل طراحی Synopsys FPGA شامل ابزارهای پیاده سازی، تأیید و اشکال زدایی FPGA با کیفیت بالا، کارایی بالا و آسان برای استفاده است. طراحانی که از ابزارهای طراحی Synopsys FPGA استفاده می کنند، زمان رسیدن به نتایج سریع را برای FPGA های پیچیده، بهینه سازی منطقه برای کاهش هزینه و توان، پشتیبانی از زبان HDL پیشرو، و قابلیت های افزایشی و طراحی تیمی برای توسعه سریعتر طراحی FPGA به دست می آورند. ابزارهای طراحی Synopsys FPGA با ارائه یکپارچه سازی IP DesignWare، پیوندهایی به تأیید عملکرد با کارایی بالا با VCS، تأیید استاتیک برای تجزیه و تحلیل تقاطع دامنه ساعت و پرز با SpyGlass، ادغام با کامپایلر مدل Synphony، و یک جریان سنتز سازگار با ASIC برای FPGA، ارزش بیشتری را ارائه می دهند.

پلتفرم SpyGlass به طراحان بینشی در مورد طراحی خود، در مراحل اولیه در RTL با استفاده از بسیاری از الگوریتم ها و تکنیک های تحلیل پیشرفته، ارائه می دهد. SpyGlass مانند یک سیستم هدایت تعاملی برای مهندسین و مدیران طراحی عمل می کند و سریع ترین و کم هزینه ترین مسیر را برای پیاده سازی برای FPGA های پیچیده با IP داخلی و شخص ثالث پیدا می کند. SpyGlass Lint و CDC یک راه‌حل تأیید ثابت برای رسیدگی به مسائل مربوط به بهترین شیوه‌های کدگذاری RTL، قابلیت استفاده مجدد طراحی و تداخل چند دامنه ساعت ناهمزمان (CDC) مانند پایداری، همگرایی مجدد داده‌ها، یکپارچگی FIFO و موارد دیگر ارائه می‌دهند.

امکانات و ویژگی های برنامه Synopsys SpyGlass :

تجزیه و تحلیل توان: Synopsys SpyGlass Power یک راه حل کامل برای بهینه سازی توان RTL، کاهش مصرف استاتیک و دینامیک ارائه می دهد. این سنجه‌های مختلف نمایه‌سازی عملی، مانند Clock Gating Ratio (CGR) و Clock Gating Efficiency (CGE) را ارائه می‌دهد و با Verdi HW/SW Debug برای تجزیه و تحلیل و بهبود بهره‌وری Clock Gating در چند سناریو ادغام می‌شود.
پرده‌بندی و تأیید: Synopsys SpyGlass Lint یک راه‌حل تأیید استاتیک یکپارچه برای تجزیه و تحلیل طراحی اولیه است که ناکارآمدی‌ها را در طول طراحی RTL شناسایی می‌کند که می‌تواند به‌عنوان اشکالات طراحی حیاتی در مراحل پایانی اجرای طراحی ظاهر شود.
تجزیه و تحلیل Clock Domain Crossing (CDC): SpyGlass راه حلی برای تجزیه و تحلیل CDC ناهمزمان در مرحله طراحی RTL ارائه می دهد و به طراحان FPGA کمک می کند تا مسائل پیچیده تقاطع دامنه ساعت را تأیید کنند.