توضیحات
Verification Series Part 7:SystemVerilog Functional Coverage، دوره آموزش سری Verification، قسمت ۷: پوشش عملکردی SystemVerilog توسط آکادمی یودمی منتشر شده است. فرآیند تأیید با پیشرفتهای ایجاد شده در زبانهای توصیف سختافزار (HDL) و IPها روز به روز پیچیدهتر و زمانبرتر میشود. HDL قابلیتهایی را اضافه کرده است که به مهندسان امکان طراحی و نوشتن تستبنچ برای سیستمهای پیچیده را میدهد. اما تأیید قصد طراح و تصمیمگیری درباره مجموعهای از محرکهای مناسب برای تطابق با طرح تأیید همیشه با HDL آسان نیست. بنابراین، SystemVerilog با معرفی Assertions و Coverage نیاز به این امر را با اضافه کردن ساختارهای مستقل به زبان برآورده میکند. Assertions در SystemVerilog به ما امکان میدهد که قصد طراح را در حوزههای زمانی (Temporal) و غیر زمانی (Non-Temporal) بررسی کنیم. پوشش عملکردی مانند بازخوردی برای محرکهایی عمل میکند که به DUT ارسال میکنیم، به طوری که بتوانیم بهترین محرک را برای تأیید طرح در کمترین زمان ممکن پیدا کنیم.
این دوره اصول انواع مختلف باکسها را پوشش میدهد، از جمله: باکسهای ضمنی (Implicit bins)، صریح (Explicit bins)، وایلدکارد (Wildcard bins)، قابل چشمپوشی (Ignore bins)، پیشفرض (Default bins) و غیرمجاز (Illegal bins)، با نمایش هر یک از آنها در RTL. اصول گروههای پوشش، گروههای پوشش قابلاستفاده مجدد (Reusable Covergroup) و روشهای مختلف نمونهگیری (Sampling)، از جمله نمونهگیری رویداد، متد sample()، و روش نمونهگیری تعریف شده توسط کاربر، بهطور مفصل بحث میشوند. پوشش عملکردی به ما این امکان را میدهد که رابطه بین سیگنالها را از طریق پوشش متقابل (Cross Coverage) بررسی کنیم و بحث مفصلی درباره پوشش متقابل و استراتژیهای فیلتر کردن ترکیبهای مختلف ارائه میشود. در نهایت، باکسهای انتقالی (Transition bins) که قابلیتهای زمانی را به پوشش عملکردی اضافه میکنند، نیز با پروژههایی که استفاده از پوشش عملکردی در تستبنچهای Verilog و SystemVerilog را نشان میدهند، به تفصیل مورد بحث قرار میگیرند.
آنچه خواهید آموخت
- استفاده از پوشش عملکردی در تأیید
- باکسهای ضمنی و صریح، باکسهای پیشفرض
- باکسهای غیرمجاز، باکسهای قابلچشمپوشی، باکسهای Wildcard و باکسهای پیشفرض
- گروههای پوشش، رویدادهای نمونهگیری، گروههای پوشش قابلاستفاده مجدد
- باکسهای انتقالی و پوشش متقابل
- استفاده از پوشش عملکردی در Verilog و SystemVerilog TB
- نمایشهای پوشش عملکردی با استفاده از شمارندهها، اولویتدهندهها (Priority Encoders)، جمعکنندهها (Adders)، FIFO، SPI و چندین RTL دیگر
این دوره برای چه کسانی مناسب است
- هرکسی که علاقه مند به استفاده از پوشش عملکردی در فرآیند تأیید باشد تا محرکهایی مطابق با طرحهای تأیید تولید کند
مشخصات دوره Verification Series Part 7:SystemVerilog Functional Coverage
- ناشر : Udemy
- مدرس : Kumar Khandagle
- زبان: انگلیسی
- سطح آموزش: مقدماتی
- تعداد دروس: 137
- مدت زمان آموزش: 7 ساعت و 43 دقیقه
سر فصل های دوره Verification Series Part 7:SystemVerilog Functional Coverage
پیش نیاز های دوره
- Fundamentals of Verilog, Digital Electronics, SystemVerilog
تصاویر
فیلم نمونه
راهنمای نصب
پس از Extract، با Player دلخواه خود مشاهده کنید.
زیرنویس: انگلیسی
کیفیت: 720
لینک دانلود
گذرواژه فایل(ها): www.downloadly.ir
حجم فایل
1.17 گیگابایت
