توضیحات
SystemVerilog Assertions (SVA) with Xilinx Vivado 2020.1، دوره آموزش استفاده از SystemVerilog Assertions در Xilinx 2020 توسط آکادمی یودمی منتشر شده است. این دوره، پیاده سازی دادن گزاره ها در تایید طراحی برای تایید رفتار RTL در برابر مشخصات طراحی رایج است. مستقل از زبان تایید سخت افزار (HVL). Verilog، SystemVerilog، UVM که برای انجام تایید RTL استفاده می شود، اضافه کردن گزاره داخل کد تایید به ردیابی سریع باگ ها کمک می کند. مزیت اصلی استفاده از اثبات SV نسبت به بررسی رفتار مبتنی بر Verilog یک پیاده سازی ساده از توالی پیچیده است که می تواند زمان و تلاش زیادی را در کدهای مبتنی بر Verilog مصرف کند. اثبات SystemVerilog مجموعه محدودی از اپراتورها دارد بنابراین یادگیری آن ها دشوار نیست اما انتخاب یک اپراتور خاص برای رسیدن به مشخصات طراحی به سال ها تجربه نیاز دارد.
در این دوره، ما مجموعه ای از مثال ها را بررسی می کنیم تا پایه ای بر انتخاب یک استراتژی گزاره صحیح برای تایید رفتار RTL بنا کنیم. این گزاره در سه مدل بیان می شود. درخواست فوری، درخواست فوری رد شده، درخواست فوری به تعویق افتاده نهایی، و درخواست همزمان. یک گزاره کدی است که مسئول تایید رفتار طراحی است. تایید کامل طرح اساسا شامل تایید در دامنه های موقت و غیر موقت است. گزاره فوری و استنتاج شده SV به ما اجازه می دهد تا عملکرد طرح را در ناحیه غیر تمپورال تایید کنیم و گزاره همزمان به ما اجازه می دهد تا طرح را در ناحیه تمپورال تایید کنیم.
آنچه خواهید آموخت
- استفاده از SystemVerilog Assertions در Xilinx Vivado Design Suite 2020
- مفاهیم SystemVerilog Assertions برطبق LRM 1800 2017
- مفاهیم عملیات گزاره، سلسله، پراپرتی
- قدرت گزاره همزمان و فوری
- مفاهیم تسک های سیستم و توابع Sample Edge
- استفاده از متغیرهای محلی در گزاره همزمان
- کاربرد گزاره فوری در سیستم های دیجیتال
- کاربرد گزاره همزمان در سیستم های دیجیتال
- کاربرد گزاره در FSM
- کاربرد گزاره در SystemVerilog TB
این دوره برای چه کسانی مناسب است
- هر کسی که علاقه مند به دنبال کردن شغلی در حوزه VLSI یا RTL Verification باشد
مشخصات دوره SystemVerilog Assertions (SVA) with Xilinx Vivado 2020.1
- ناشر : Udemy
- مدرس : Kumar Khandagle
- زبان: انگلیسی
- سطح آموزش: مقدماتی
- تعداد دروس: 190
- مدت زمان آموزش: 17 ساعت و 42 دقیقه
سر فصل های دوره در تاریخ 3-2023
پیش نیاز های دوره
- Fundamental understanding of Verilog
تصاویر
فیلم نمونه
راهنمای نصب
پس از Extract، با Player دلخواه خود مشاهده کنید.
زیرنویس: انگلیسی
کیفیت: 720p
لینک دانلود
گذرواژه فایل(ها): www.downloadly.ir
حجم فایل
4.27 گیگابایت
