Udemy – RTL Fundamentals in System Verilog 2024-8

توضیحات

دوره RTL Fundamentals in System Verilog. در این دوره بوتکمپی، پایه‌های طراحی RTL با استفاده از SystemVerilog را بیاموزید. کد خود را در محیط شخصی‌تان بنویسید، شبیه‌سازی کنید و سنتز کنید. ویدیوهای کوتاه و مفید (حداکثر ۳ دقیقه) به شما کمک می‌کنند تا مطالب دوره را به راحتی جذب کنید. ما فراتر از آموزش‌های سطحی که تنها به توضیح سینتکس و مثال‌های ساده می‌پردازند، می‌رویم. دوره‌های ما برای درک کامل دنیای طراحی RTL (سطح انتقال رجیستر) طراحی شده‌اند و درک جامعی از ریشه‌ها و اصول اصلی آن را به شما ارائه می‌دهند. ما بر آموزش نوشتن کد RTL با ساختار خوب و کارآمد تمرکز می‌کنیم و از دام‌های تکرارهای بی‌نهایت و خسته‌کننده اجتناب می‌کنیم. برنامه درسی ما بر اساس الگوهای طراحی شناخته شده و مثال‌های غیر پیش پا افتاده‌ای است که شباهت زیادی به چالش‌های دنیای واقعی دارند و اطمینان حاصل می‌کنند که آنچه یاد می‌گیرید مستقیماً در صنعت کاربرد دارد.

آنچه که در دوره فونداسیون RTL در SystemVerilog فرا خواهید گرفت

• درک روشنی از انتزاع سطح انتقال رجیستر (RTL) برای طراحی‌های سخت‌افزاری دیجیتال
• یادگیری زیرمجموعه سنتزی و قوانین توصیف RTL در SystemVerilog
• شبیه‌سازی عملی و سنتز مثال‌های پارامتریزه شده RTL برای منطق ترکیبی
• شبیه‌سازی عملی و سنتز مثال‌های پارامتریزه شده RTL برای منطق ترتیبی
• روش‌های طراحی ساخت‌یافته RTL برای همگرایی سریع به کد کاربردی

این دوره مناسب افرادیست که

• مهندسان سخت‌افزار (EE، CE یا CS) که می‌خواهند وارد حوزه طراحی تراشه شوند
• مهندسان FPGA و ASIC که می‌خواهند مهارت‌های موجود خود را تقویت کنند

مشخصات دوره RTL Fundamentals in System Verilog

• ناشر: Udemy
• مدرس: Ninja S
• سطح آموزش: مبتدی تا پیشرفته
• مدت زمان آموزش: 2 ساعت و 39 دقیقه
• تعداد دروس: 70

سرفصل های دوره

پیشنیازهای دوره RTL Fundamentals in System Verilog

• Background in Digital Hardware Design (Electrical or Computer Engineering)
• Exposure to an HDL (Verilog or VHDL) would be helpful

تصاویر دوره

نمونه فیلم دوره

لینک دانلود

دانلود فایل – 855 مگابایت

گذرواژه فایل(ها): www.downloadly.ir

حجم فایل

855 مگابایت