توضیحات
دوره IP Verification using System Verilog (SV) with Project Demo. این دوره آموزشی برای افراد مبتدی تا متخصص طراحی شده است. محتوای این دوره System Verilog به گونه‌ای تنظیم شده که شرکت‌کنندگان می‌توانند ماژول‌ها را در عرض چند هفته یاد بگیرند و تمرین کنند.
در طول دوره، کدهای مثال مختلفی توضیح داده می‌شوند و تعدادی از برنامه‌ها در شبیه‌سازهای استاندارد صنعتی شبیه‌سازی می‌شوند. همچنین، یک مثال پروتکل انتخاب شده و کد testbench برای آن توسعه داده می‌شود و test caseهایی برای پروژه نوشته می‌شود. تکالیف ارائه شده به شرکت‌کنندگان کمک می‌کند تا نوشتن کد را تمرین کنند و از آن برای توسعه test bench و test case استفاده کنند.
آنچه فرا خواهید گرفت
- مفاهیم IP Verification
- یادگیری زبان System Verilog برای Verification
- توسعه test bench و test caseهای مبتنی بر System Verilog برای verify کردن یک IP مشخص
- یک مطالعه موردی: نحوه verify کردن یک IP با استفاده از SV
این دوره مناسب افرادی است که
- دوره کارآموزی برای دانشجویان BE/MTech (ECE، EEE)
- مهندسانی که در System Verilog مبتدی هستند.
مشخصات دوره IP Verification using System Verilog (SV) with Project Demo
- ناشر : Udemy
- مدرس : VLSI Mentor
- زبان: انگلیسی
- سطح آموزش : پیشرفته
- تعداد دروس : 12
- مدت زمان آموزش : 18 ساعت و 40 دقیقه
سرفصل های دوره
پیشنیازهای دوره
- Digital fundamentals
- Verilog language
- Basics of Verification
- Linux commands
تصاویر دوره
نمونه فیلم دوره
راهنمای نصب
پس از Extract، با Player دلخواه خود مشاهده کنید.
زیرنویس: انگلیسی
کیفیت: 1080p
نسخه 2025/7 نسبت به 2024/11 به و مدت زمان 1 دقیقه کاهش داشته است.
لینک دانلود
گذرواژه فایل(ها): www.downloadly.ir
حجم فایل
11.93 گیگابایت
