Udemy – ASIC Design Verification using SV-UVM + Project Demo 2025-7

در تاریخ: 1404/06/09 7:26:58

توضیحات

ASIC Design Verification using SV-UVM + Project Demo، دوره آموزش تأیید طراحی ASIC با استفاده از SV-UVM + نمایش پروژه توسط آکادمی یودمی منتشر شده است. این دوره مبانی متدولوژی UVM، اجزا، اشیاء، UVM Factory، پیکربندی، فازها و گزارش‌ها را پوشش می‌دهد. رویکرد آن گام‌به‌گام است و شامل ساخت یک تست‌بنچ با استفاده از driver، sequencer، agent، environment، test و top testbench می‌باشد. شما یاد می‌گیرید چگونه توالی‌هایی برای تأیید ویژگی‌های یک IP نمونه بسازید، تست‌بنچ‌ها و تست‌کیس‌های UVM را از ابتدا توسعه دهید و آن‌ها را با استفاده از یک شبیه‌ساز ارائه‌شده اجرا کنید. همچنین ایجاد یک تست‌بنچ نمونه، نوشتن تست‌کیس‌ها و اجرای شبیه‌سازی‌ها به‌صورت عملی نمایش داده می‌شود.

این دوره برای دانشجویان BE/BTech/MTech در رشته الکترونیک و مخابرات که می‌خواهند UVM را یاد بگیرند یا کارآموزی انجام دهند، و همچنین فارغ‌التحصیلانی که قصد شبیه‌سازی با ابزارهای رایگان مانند EDA Playground را دارند، طراحی شده است. این دوره کامل شامل نمایش پروژه و تمرین‌هایی برای آسان‌تر کردن یادگیری UVM است. سرفصل‌ها شامل مرور کلی UVM، اجزا و اشیاء، TLM، فکتوری، پیکربندی، فازها، گزارش‌ها، sequencer، driver، agent، monitor، تست، scoreboard، توپولوژی و توالی‌های تست می‌باشد. در پایان، شما قادر خواهید بود با اطمینان برای نقش‌های تأیید طراحی در شرکت‌های نیمه‌هادی اقدام کنید.

آنچه خواهید آموخت

یادگیری متدولوژی تأیید جهانی (UVM)
چگونگی استفاده از UVM برای ساخت تست‌بنچ برای هر IP دیجیتال
توسعه تست‌کیس‌ها با استفاده از SV UVM برای یک IP دیجیتال
چگونگی شبیه‌سازی تست‌کیس SV UVM

این دوره برای چه کسانی مناسب است

دانشجویان BE/BTech/ME/MTech در رشته الکترونیک و مخابرات
افرادی که می‌خواهند متدولوژی پیشرفته تأیید را برای تأیید IP در توسعه ASIC یاد بگیرند
افرادی که قصد انجام کارآموزی در حوزه تأیید طراحی VLSI را دارند
متقاضیان نقش‌های تأیید طراحی ASIC در شرکت‌های نیمه‌هادی